Opções De Estoque De Capas Xilinx

Algoritmo de codificação FSM Define a restrição fsmencoding que determina a técnica de codificação de máquina de estado finito a ser usada. Selecione uma opção na lista suspensa. Seleciona os algoritmos de otimização necessários durante o processo de síntese. Garante que um registro de estado individual seja dedicado a um estado. Apenas um flip-flop está ativo, ou quente, a qualquer momento. Uma codificação rápida é muito apropriada com a maioria dos alvos FPGA, onde um grande número de flip-flops estão disponíveis. Também é uma boa alternativa ao tentar otimizar a velocidade ou reduzir a dissipação de energia. Minimiza o número de variáveis ​​de estado e flip-flops. Esta técnica é baseada na imersão de hipercubo. A codificação compacta é apropriada ao tentar otimizar a área. Consiste em identificar caminhos longos e aplicar códigos radix sucessivos aos estados nesses caminhos. As próximas equações de estados são minimizadas. Garante que apenas uma variável de estado muda entre dois estados consecutivos. É apropriado que os controladores exibam caminhos longos sem ramificação. Além disso, esta técnica de codificação minimiza riscos e falhas. Muito bons resultados podem ser obtidos ao implementar o registro do estado com flip-flops T ou JK. Muito parecido com a opção Gray, mostra benefícios com máquinas estatais que contêm caminhos longos sem ramificação. A ferramenta de síntese usa a codificação definida no arquivo de origem. A codificação Speed1 é orientada para otimização de velocidade. O número de bits para o registro do estado depende de cada FSM, mas, em geral, é maior que o número de estados do FSM. Desativa a extração automática de FSM. Por padrão, essa propriedade está definida como Auto. Especifica se é utilizada ou não uma implementação segura de uma descrição de máquina de estado finito. Quando configurado para Sim, qualquer estado ilegal enviará a máquina de estado de volta para um estado de recuperação para retornar à operação normal. Quando definido como Não, a lógica necessária para a recuperação de um estado ilegal não é implementada. Por padrão, esta propriedade está definida como Não. Esta opção está disponível quando o Algoritmo de codificação de FSM está definido para qualquer outra coisa que não seja Nenhum. Para obter mais informações, consulte a restrição mais segura no XST Guia do Usuário. Estilo de implementação de caso Especifica como as instruções de caso são usadas durante a síntese. Você pode selecionar uma das quatro opções na caixa de listagem suspensa. Não são utilizadas instruções de declaração de caso durante a síntese. Um mecanismo de Verilog usado para indicar que todos os valores possíveis do seletor foram expressos em uma indicação case, casex ou casez. Os valores que não são expressos são simplesmente considerados como nunca sendo alcançados durante a operação normal do circuito, e a diretiva impede o XST de criar hardware adicional para essas condições. Um metadamento de Verilog usado para forçar uma indicação de caso a ser sintetizado como um multiplexador paralelo e evita que a declaração de caso seja transformada em uma cascata de ifelseif priorizada. Tanto as diretrizes paralelas como as diretivas completas são aplicadas a um seletor de caixa. Para FPGAs, esta propriedade é definida como Nenhum por padrão. Para CPLDs, esta propriedade é definida como Full-Parallel por padrão. Especifica se é necessário mapear o FSM LUTs ou Block RAM. Por padrão, essa propriedade está definida como LUT. Extração de RAM (somente FPGA) Especifica se deve ou não usar uma inferência de macro de RAM. Por padrão, essa propriedade é definida como True (a caixa de seleção está marcada) e a inferência de RAM está habilitada. Estilo RAM (apenas FPGA) Especifica a forma como o macrogenerador implementa as macros RAM. Observação Essa propriedade está disponível somente quando a propriedade Extração de RAM é definida como Verdadeira (a caixa de seleção está marcada). Você pode selecionar uma das seguintes três opções: XST determina a melhor implementação para cada macro. Implementa RAM como RAM distribuída. Implementa RAM como Block RAM. Por padrão, essa propriedade está definida como Auto. Extração de ROM (somente FPGA) Especifica se deve ou não usar uma inferência de macro de ROM. Por padrão, esta propriedade está definida como True (a caixa de seleção está marcada) e a inferência da ROM está habilitada. Estilo ROM (apenas FPGA) Especifica a forma como o macrogenerador implementa as macros ROM. Observação Essa propriedade está disponível somente quando a propriedade Extração de ROM está definida como True (a caixa de seleção está marcada). Você pode selecionar uma das seguintes três opções: XST determina a melhor implementação para cada macro. Implementa ROM como ROM distribuída. Implementa ROM como Block ROM. Se a propriedade de extração de ROM estiver definida como False (a caixa de seleção está em branco), a propriedade de estilo de ROM está desabilitada e não está escrita na linha de comando. Embalagem BRAM automática (Avançada) (somente FPGA) Especifica se o XST tentará empacotar dois pequenos BRAM de porta única em uma única primitiva BRAM, como BRAM de porta dupla. BRAMs para serem agrupados apenas se eles estiverem no mesmo nível hierárquico no projeto. Por padrão, essa propriedade está definida como Não (a caixa de seleção está em branco). Especifica se deve ou não usar uma inferência de macro de multiplexador. Você pode selecionar entre Sim, Não e Forçar. Forçar preserva todos os multiplexadores durante o processo de otimização e não os otimiza com o resto da lógica de projeto. Por padrão, essa propriedade está definida como Sim. Estilo Mux (somente FPGA) Especifica a maneira pela qual o macrogenerador implementa as macros do multiplexador. Observação Essa propriedade está disponível quando a propriedade Mux Extraction é definida como Sim ou Force. Você pode selecionar uma das seguintes três opções: XST determina a melhor implementação para cada macro considerada. Baseia-se nos recursos da série Virtex e Spartan MuxF5F6F7F8. Baseia-se nos recursos MuxCY da série Virtex e Spartan. Por padrão, essa propriedade está definida como Auto. Extração de decodificador (somente FPGA) Especifica se deve ou não usar uma inferência macro de decodificador. Por padrão, essa propriedade está definida como True (a caixa de seleção está marcada). Extração de codificador de prioridade (somente FPGA) Especifica se deve ou não usar uma inferência macro de codificador de prioridade. Você pode selecionar entre Sim, Não e Forçar. Force força XST a extrair a macro ou não a otimiza com o resto da lógica de projeto. Por padrão, essa propriedade está definida como Sim. Extração de registro de deslocamento (somente FPGA) Especifica se deve ou não usar uma inferência de macro de registro de deslocamento. Por padrão, essa propriedade é definida como True (a caixa de seleção está marcada) e uma macro de registro de deslocamento é inferida. Extração de deslocador lógico (somente FPGA) Especifica se deve ou não inferir uma macro de mudança lógica. Por padrão, essa propriedade está definida como True (a caixa de seleção está marcada). XOR Collapsing (somente FPGA) Especifica se os XOR em cascata estão ou não colapsados ​​em um único XOR. Por padrão, essa propriedade é definida como True (a caixa de seleção está marcada), e os XOR em cascata são colapsados. Especifica se deve ou não compartilhar recursos do operador aritmético. Por padrão, essa propriedade está definida como True (a caixa de seleção está marcada). Esta propriedade está disponível para Virtex-II, Virtex-II Pro, Virtex-II Pro X, Spartan-3, Spartan-3E e Spartan-3A somente. Especifica como o macrogenerador implementa as macros de multiplicadores. Selecione uma opção na lista suspensa. O XST procura a melhor implementação para cada macro considerada. Este estilo de implementação usa recursos de multiplicadores de blocos disponíveis nos dispositivos Virtex-II e Virtex-II Pro. Esse estilo de implementação usa recursos LUT disponíveis nos dispositivos Virtex. Uma combinação de LUTs e registros é usada para esse estilo de implementação. É válido somente se a função de multiplicação for registrada uma ou mais vezes, permitindo que a XST distribua uniformemente os registros ao longo da função de multiplicação. Por padrão, a propriedade está definida como AUTO. Use DSP48 (apenas Virtex-4) Especifica se os blocos DSP48 são ou não utilizados para projetos Virtex-4. Selecione uma opção na lista suspensa. O XST examina os benefícios de colocar essas macros em blocos DSP48 e, em seguida, determina a implementação mais eficiente. XST coloca todas as macros nos blocos DSP48 sempre que possível. Esta opção permite que você veja quantos blocos DSP48 são usados ​​para um submódulo compilado. O XST usa recursos FPGA padrão para essas macros. Por padrão, essa propriedade está definida como Auto. Use o bloco DSP (somente Virtex-5 e Spartan-3A D) Especifica se os blocos DSP são ou não utilizados para projetos Virtex-5. Selecione uma opção na lista suspensa. XST examina os benefícios de colocar essas macros em blocos DSP e, em seguida, determina a implementação mais eficiente. XST coloca todas as macros nos blocos DSP sempre que possível. Esta opção permite que você veja quantos blocos DSP são usados ​​para um submódulo compilado. O XST usa recursos FPGA padrão para essas macros. Por padrão, essa propriedade está definida como Auto. Assíncrono a síncrono (Avançado) (somente FPGA) Especifica se os sinais SetReset assíncronos serão ou não substituídos por sinais síncronos durante todo o projeto. Se selecionado, os registros podem ser absorvidos por blocos DSP ou BRAMs. Como a XST poderá combinar mais registros em recursos dedicados, sua qualidade de resultados melhorará. Esse recurso também pode ter um iMPACT positivo na otimização de energia. Cuidado Substituindo os sinais de SetReset assíncronos por sinais síncronos faz com que a rede NGC gerada não seja equivalente à descrição inicial da RTL. Você deve garantir que o projeto sintetizado atenda a especificação inicial. O XST irá informá-lo com esta mensagem: AVISO: Você solicitou que os sinais de controle assíncronos de elementos seqüenciais fossem tratados como se fossem síncronos. Se você ainda não tiver feito isso, por favor, revise cuidadosamente o material da documentação relacionada. Se você optou por controlar de forma assíncrona a inicialização do flip-flop, esse recurso permite que você explore melhor as possibilidades oferecidas pela solução Xilinx sem ter que passar por um doloroso esforço de reescrita. No entanto, esteja ciente de que o resultado de síntese, ao mesmo tempo em que fornece uma boa maneira de avaliar o uso final do dispositivo e o desempenho do projeto, não é funcionalmente equivalente à sua descrição HDL. Como resultado, você não poderá validar seu projeto por comparação de resultados de simulação pré-síntese e pós-síntese. Observe também que, em geral, recomendamos a inicialização de flip-flop síncrona. Por padrão, essa propriedade está definida como Não (a caixa de seleção está em branco). Copyright 2008, Xilinx Inc. Todos os direitos reservados. O tribunal de tribunais exigem contra Xilinx em caso de alto risco SAN FRANCISCO (MarketWatch) - Um tribunal federal de recursos reverteu uma decisão de alto perfil emitida a favor da fabricante de semicondutores Xilinx Inc. mais de três Anos atrás, potencialmente colocando a empresa no gancho para impostos e penalidades não pagos. O Tribunal de Apelações dos EUA para a decisão do Ninth Circuits, arquivado na quarta-feira a favor do Internal Revenue Service, destaca os riscos enfrentados por muitas empresas dos EUA tentando aliviar seus encargos fiscais através da criação de estruturas que ajudem a manter o lucro em países com taxas corporativas mais baixas. As empresas baseadas nos Estados Unidos geralmente utilizam tais estruturas para licenciar sua propriedade intelectual a uma subsidiária estrangeira. Enquanto o custo do licenciamento for considerado justo, uma empresa poderá começar a abrigar mais renda no exterior. No caso do Xilinx XLNX, baseado em San Jose, -1.33, a empresa havia caído contra o IRS por não compartilhar o custo das opções de compra de ações dos empregados como parte de sua estrutura implantada com uma subsidiária irlandesa. Enquanto a taxa de imposto corporativa dos EUA é de 35, a taxa na Irlanda tem sido cerca de um terço disso. O IRS originalmente marcou Xilinx com mais de 120 milhões de impostos adicionais e penalidades. Uma decisão do tribunal fiscal no final de 2005, no entanto, decidiu no favor Xilinxs. Mas na opinião do Noveno Circuito que reverte essa decisão proferida na quarta-feira, o juiz Raymond Fisher escreveu: as empresas em um acordo de compartilhamento de custos devem compartilhar todos os custos relacionados à joint venture, incluindo opções de estoque de empregados. O Nono Circuito remeteu o caso ao tribunal fiscal para considerar os cálculos do IRSs e determinar penalidades. Uma porta-voz da Xilinx não respondeu aos pedidos de comentários. Perigos no exterior O caso Xilinx ilustra os perigos potenciais para as empresas dos EUA que procuram constantemente reduzir seus impostos compartilhando custos com afiliados offshore, em meio a um terreno muitas vezes obscuro de regras e regulamentos. Seu alto perfil, porque o compartilhamento de custos é uma área quente para o IRS e para os contribuintes, disse Charles Rubin, advogado fiscal da Gutter Chaves Josepher Rubin Forman Fleisher P. A. Em Boca Raton, Flórida. A Cisco Systems Inc. CSCO, -0,27 apresentou um breve relatório com o Ninth Circuit, argumentando que uma decisão contra a Xilinx iria querer incertezas desnecessárias ao dar ao IRS muito margem de manobra potencial na avaliação de estruturas tributárias offshore e na emissão de penalidades. Outras empresas norte-americanas tropeçaram no passado por tentativas de criação de estruturas tributárias com subsidiárias no exterior, incluindo Symantec Corp. SYMC, 0.23 Veja a história sobre o teste de imposto da Symantecs. O IRS tentou, nos últimos anos, esclarecer regras sobre as estruturas fiscais offshore, em um esforço para mantê-las e reter receitas que de outra forma seriam perdidas no exterior. A opinião apresentada quarta-feira pelo Ninth Circuit se encostou ao bater Xilinx com penalidades relacionadas, argumentando que a empresa estava operando antes das diretrizes claras emitidas em 2003. Quando mesmo o governo achou necessário esclarecer os regulamentos, temos nossas dúvidas de que impor Uma penalidade para os contribuintes por sua falta de seguir a letra da lei é apropriada, como o juiz Fisher escreveu. O efeito potencial da decisão contra a Xilinx em outras empresas ainda não está claro. Em uma notificação on-line, a empresa fiscal e de auditoria KPMG LLP informou que a questão da Quadragas do Ninth Circuit pode ter repercussões além do tratamento da remuneração baseada em ações, acrescentando que as empresas que não compartilharam o custo das opções de compra de ações antes de 2003 em suas estruturas fiscais no exterior Deve considerar a apresentação de declarações de imposto alteradas. Copyright copy2017 MarketWatch, Inc. Todos os direitos reservados. Dados intraday fornecidos pela SIX Informações Financeiras e sujeito aos termos de uso. Dados históricos e atuais do fim do dia fornecidos pela SIX Financial Information. Dados intraday atrasados ​​por requisitos de troca. SampPDow Jones Indices (SM) da Dow Jones amp Company, Inc. Todas as citações estão em tempo de troca local. Dados em tempo real da última venda fornecidos pelo NASDAQ. Mais informações sobre o NASDAQ trocaram símbolos e seu status financeiro atual. Os dados intraday atrasaram 15 minutos para Nasdaq e 20 minutos para outras trocas. SampPDow Jones Indices (SM) da Dow Jones amp Company, Inc. Os dados intrínsecos da SEHK são fornecidos pela SIX Financial Information e pelo menos 60 minutos atrasados. Todas as cotações estão em tempo de troca local. Nenhum resultado encontrado Últimos NewsIRs Acquiescentes na decisão Xilinx, mas apenas para Casos pré-2003: O IRS concorda com o resultado (mas não o raciocínio) do Ninth Circuit Holding que as despesas de opções de ações do empregado não precisam ser compartilhadas entre partes relacionadas sob a transferência pré-2003 de US Regras de preços Sullivan Cromwell LLP - 2 de agosto de 2010 Em uma ação sobre a decisão (IRS AOD 2010-03) (AOD) emitida em 28 de julho de 2010, o IRS concordou com o resultado (mas não o raciocínio) da Xilinx, Inc. Et al. V. Comissário. 598 F.3d 1191 (9º Cir. 2010) (Xilinx) para exercícios tributáveis ​​que começaram antes de 26 de agosto de 2003. Em Xilinx. A Corte de Apelação dos Estados Unidos para o Nono Circuito, revertendo sua decisão anterior, confirmou a supremacia do padrão de longo prazo para os preços de transferência ao considerar que as despesas da opção de estoque de empregado (ESO) em acordos de compartilhamento de custos relacionados ao desenvolvimento de propriedade intangível não estão sujeitas Para reafectação de acordo com as regras de preços de transferência aplicáveis ​​dos EUA, porque as partes não relacionadas que desenvolvem em conjunto valores intangíveis e transacionam em bases sólidas não incluirão despesas de ESO em tal acordo de compartilhamento de custos. Para uma discussão mais completa sobre as decisões da Corte de Recursos, consulte as nossas publicações anteriores, intituladas Atendimento ao Tribunal das Despesas de Opção de Estoque de Empregados para fins de Preços de Transferência e Endereços de Tribunal (Novamente) Despesas de Opção de Compra de Ações para Faturamento de Preços de Transferência. A decisão Xilinx aplica-se a uma versão prévia dos Regulamentos do Tesouro (Regulamentos anteriores a 2003) que foram alterados em 2003. O Regulamento do Tesouro pós-reforma (Regulamentos pós-2003) exige explicitamente a inclusão de despesas de compensação com base em ações em uma participação nos custos Acordo, enquanto os regulamentos anteriores a 2003 não. Embora o impacto direto da Xilinx e da AOD seja para empresas envolvidas em disputas de preços de transferência em curso com o IRS por anos tributáveis ​​que começaram antes de 26 de agosto de 2003, a Xilinx tem um impacto potencialmente significativo além desses anos tributáveis ​​porque a decisão é baseada no princípio Que o padrão de comprimento de braços supera os requisitos de preços de transferência que são inconsistentes com o padrão de comprimento de braços. Conseqüentemente, a decisão poderia ser lida para invalidar qualquer requisito de preço de transferência que seja percebido como inconsistente com o padrão de comprimento de armas e, sob essa leitura, é possível que os regulamentos do Tesouro pós-emendas sejam invalidados, pois exigem partes relacionadas Para compartilhar os custos de remuneração baseados em ações, mesmo quando esses custos não são compartilhados por partes não relacionadas que transacionam em termos de comprimento de armas. Na verdade, a opinião concordante em Xilinx observou que é uma questão aberta se o atual Regulamento do Tesouro aborda adequadamente a ambigüidade percebida das regras e a inconsistência entre o padrão de comprimento de armas e o requisito de todos os custos compartilhados. Talvez, para reprimir tais especulações, o IRS emitiu o AOD afirmando que o IRS acredita que a opinião do Ninth Circuit é errônea, mas que o IRS aceita o resultado da decisão do Ninth Circuit ao rejeitar o raciocínio dos tribunais. O IRS explica que aceita o resultado apenas porque a alteração do Regulamento do Tesouro discute o impacto da decisão do Ninth Circuit. As regras alteradas exigem explicitamente que as despesas do ESO e outras compensações com base em ações sejam incluídas nos acordos de compartilhamento de custos para o desenvolvimento de intangíveis. O IRS também reafirma sua posição contenciosa anterior de que o padrão de comprimento de armas é consistente com o requisito de que todos os custos de desenvolvimento de intangíveis sejam compartilhados sob um acordo de compartilhamento de custos, mesmo quando as partes que transacionam em termos de armas não podem compartilhar essas despesas.